2024知到答案 数字系统设计工程实践（宁波大学） 最新智慧树满分章节测试答案
第一章 单元测试
1、多选题：
1 module up_down(clk, rst, result, c_out);2 input clk, rst;3 output[5:0] result;4 output c_out;5 always @(posedge clk or negedge rst)6 if(rst)7 begin8 result<=0;9 c_out<=0;10 end11 else if(result==59)12 begin13 result<=0;14 c_out<=1;15 else16 result<=result+1;17 c_out<=0;18 end19 endmodule;上面是一段描述具有异步清零，带进位输出的60进制的累加电路的Verilog描述，请指出该代码中不符合Verilog语法的地方。（ ）
选项：
A:语句12和18分别缺少end和begin；
B:语句19删除“；”
C:语句3和4没有将变量定义为reg类型；
D:语句6改为!rst；
答案: 【语句12和18分别缺少end和begin；;
语句19删除“；”;
语句3和4没有将变量定义为reg类型；;
语句6改为!rst；】点我阅读全文